半導體產業誕生于上世紀70年代，當時主要受兩大因素驅動：一是為計算機行業提供更符合成本效益的存儲器；二是為滿足企業開發具備特定功能的新產品而快速生產的專用集成電路。

到了80年代，系統規范牢牢地掌握在系統集成商手中。存儲器件每3年更新一次半導體技術，并隨即被邏輯器件制造商采用。

在90年代，邏輯器件集成電路制造商加速引進新技術，以每2年一代的速度更新，緊跟在內存廠商之后。技術進步和產品性能增強之間不尋常的強相關性，使得相當一部分系統性能和利潤的控制權轉至集成電路（IC）制造商中。他們利用這種力量的新平衡，使整個半導體行業收入在此期間年均增速達到17%。

一、技術發展路線

上世紀60年代后期硅柵自對準工藝的發明奠定了半導體規格的根基。摩爾1965年提出的晶體管每兩年一次的更新換代的“摩爾定律”，以及丹納德1975年提出的“丹納德定律”，促進了半導體產業的成長，一直到21世紀初，這是傳統幾何尺寸的按比例縮小（Classical Geometrically Driven Scaling）時代。進入等效按比例縮小（Equivalent Scaling）時代的基礎是應變硅、高介電金屬閘極、多柵晶體管、化合物半導體等技術，這些技術的實現支持了過去十年半導體產業的發展，并將持續支持未來產業的發展。

1、器件

信息處理技術正在推動半導體產業進入更寬廣的應用領域，器件成本和性能將繼續與互補金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor Transistor， CMOS）的維度和功能擴展密切相關。

應變硅、高介電金屬閘極、多柵晶體管現已廣泛應用于集成電路的制造，進一步提升器件性能的重點將在III-V族元素材料和鍺。與硅器件相比，這些材料將使器件具有更高的遷移率。為了利用完善的硅平臺的優勢，預計新的高遷移率材料將在硅基質上外延附生。

2D Scaling最終將在2013國際半導體技術路線圖（ITRS）期間達到其基本限制，無論是邏輯器件還是存儲器件正在探索如何使用垂直維度（3D）。3D設備架構和低功率器件的結合將開啟“3D 能耗規模化（Power Scaling）”時代，單位面積上晶體管數量的增加將最終通過多層堆疊晶體管來實現。

遺憾的是，互連方面沒有新的突破，因為尚無可行的材料具有比銅更低的電阻率。然而，處理碳納米管、石墨烯組合物等無邊包裹材料（edgeless wrapped materials）方面的進展為“彈道導體”（ballistic conductor）的發展提供基礎保障，這可能將在未來十年內出現。

多芯片的三維封裝對于減少互聯電阻提供了可能的途徑，主要是通過增加導線截面（垂直）和減少每個互連路徑的長度。然而，CMOS或目前正在研究的等效裝置（equivalent device）的橫向維度擴展最終將達到極限。未來半導體產品新機會在于：一是通過新技術的異構集成，擴展CMOS平臺的功能；二是開發支持新一代信息處理范式的設備。

2、系統集成

系統集成已從以數據運算、個人電腦為中心的模式轉變為高度多樣化的移動通信模式。集成電路設計正從以性能驅動為目標向以低耗驅動為目標轉變，使得多種技術在有限空間內（如GPS、電話、平板電腦、手機等）可以異構集成，從而徹底改變了半導體產業。簡言之，過去，性能是獨一無二的目標；而今，最小化功耗的目標引領集成電路設計。

系統級芯片和系統級封裝的產品已成為半導體產業的主要驅動力。過去的幾年，智能手機和平板電腦的產量已經超過微處理器的產量。異構集成的基礎依賴于“延伸摩爾”（More Moore， MM）設備與“超越摩爾”（More than Moore， MtM）元素的集成。

舉例來說，目前，微機電系統（MEMS）設備被集成到汽車、視頻投影儀、平板電腦、智能手機和游戲平臺等各種類型系統中。一般情況下，MEMS設備為系統添加了有用的功能，增強系統的核心功能。例如，智能手機上的MEMS加速度計可檢測手機的垂直方向，并旋轉圖像顯示在屏幕上。通過MEMS引入的附加功能改善了用戶界面，但手機沒有它仍然可以運行。相比之下，如果沒有MEMS設備，基于數字光投影技術（digital light projector， DLP）的錄像機和噴墨打印機將無法正常工作。多模傳感技術也已成為移動設備的組成部分，成為物聯網的關鍵推動力量。

數字型數據（digital data）和連接技術的迅速進步為醫療服務帶來變革。硅、微機電系統和光學傳感技術正在使這一革命成為可能。

移動手機已經可以提供大量的健康信息。加速度計可以跟蹤運動和睡眠，當用戶觸摸手機時，內置光傳感器可以感知心臟速率。在手機的攝像頭可以被用于不同的目的，比如檢查食品的卡路里含量，或基于人臉表情識別自己的情緒。廣泛的手機應用已經發展到能夠分析這些數據，并用易于理解和操作的方式反饋給消費者。

綜觀未來7-15年（到2020年以后）設備和系統的發展，基于全新原理的設備將支持全新的架構。例如，自旋波設備（spin wave device， SWD）是一種磁邏輯器件，利用集體旋轉振蕩（自旋波）進行信息傳輸和處理。自旋波設備將輸入電壓信號轉換成的自旋波，計算自旋波，將自旋波輸出轉換成電壓信號。在一個單核心結構中，對多重頻率的大規模并行數據處理能通過開辟每個頻率為不同的信息通道，以非常低的功率來進行。此外，一些新設備推動新架構的創造。例如，存儲級存儲器（storage-class memory，SCM）是一種結合固態存儲器（高性能和魯棒性）、歸檔功能和常規硬盤磁存儲的低成本優點的設備。這樣一個設備需要一個非易失性存儲器（nonvolatile memory，NVM）技術，能以一個非常低的成本制造每比特儲存空間。

3、制造

受維度擴展的驅動，集成電路制造的精度將在未來15年內達到幾納米級別。運用任何技術測量晶片上的物理特性已經變得越來越困難，通過關聯工藝參數和設備參數將基本實現這個任務。通過控制設備穩定性和工藝重現性，對特征尺寸等過程參數的精確控制已經能夠完成。

晶圓廠正在持續地受數據驅動，數據量、通信速度、數據質量、可用性等方面的要求被理解和量化。晶圓片由300毫米向450毫米轉型面臨挑戰。應著眼于對300毫米和450毫米共性技術的開發，450毫米技術的晶圓廠將因適用300毫米晶圓片的改進技術而受益。

系統級芯片和系統級封裝集成將持續升溫。集成度的提高推動測試解決方案的重新整合，以保持測試成本和產品質量規格。優化的測試解決方案可能需要訪問和測試嵌入式模塊和內核。提供用于多芯片封裝的高品質晶粒的已知好芯片（KGD）技術也變得非常重要，并成為測試技術和成本折中的重要部分。

二、重大挑戰

1、短期挑戰（現在到2020年）：性能提升

（1）邏輯器件：平面型互補金屬氧化物半導體（CMOS）的傳統擴展路徑將面臨性能和功耗方面的嚴峻挑戰。盡管有高介電金屬閘極（high-k/metalgate,HKMG）的引入，等效柵氧化層厚度（equivalent gate oxide thickness,EOT）的減少在短期內仍具有挑戰性。高介電材料集成，同時限制由于帶隙變窄導致的柵極隧穿電流增加，也將面臨挑戰。完整的柵極堆疊材料系統需要優化，以獲取最佳的器件特性（功率和性能）和降低成本。

新器件結構，如多柵金屬氧化物半導體場效應晶體管（MOSFETs）和超薄全耗盡型絕緣層上硅（FD-SOI）將出現，一個極具挑戰性的問題是這些超薄金屬氧化物半導體場效應晶體管（MOSFETs）的厚度控制。解決這些問題應與電路設計和系統架構的改進并行進行。

一些高遷移率材料，如鍺和III-V族元素已被認為是對CMOS邏輯應用中硅通道的升級或替換。具有低體陷阱和低電能漏損，非釘扎費米能級（unpinned Fermi level）、低歐姆接觸電阻的高介電金屬柵極介質是面臨的主要挑戰。

（2）存儲器件：動態隨機存取存儲器（DRAM）的挑戰在于，在特征尺寸減少、高介電介質應用、低漏電存取器件設計，以及用于位線和字線的低電阻率材料條件下，具有合適的存儲電容。為了增加位元密度和降低生產成本，4F型單元的驅動器需要高縱橫比和非平面晶體管結構。

閃存已成為關鍵尺寸縮放、材料和加工（光刻、腐蝕等）技術等前端工藝（Front End Of Line, FEOL）技術的新驅動力。短期內，閃存密度的持續發展依賴于隧道氧化層（Tunnel Oxide）的厚度變薄以及電介質集成度。

為了保證電荷維持和耐久的要求，引進高介電材料將是必要的。超過256 GB的3-D NAND閃存維持性價比的同時保證多層單元（Multi Level Cell, MLC）和一定的可靠性能，仍然是一個艱巨的挑戰。新的挑戰還包括新內存類型制造的演進，以及新的存儲器概念，比如磁性隨機存取存儲器（MRAM）、相變存儲器（PCM）、電阻式隨機存取存儲器（ReRAM）和鐵電式隨機存取存儲器（FeRAM）。

（3）高性能、低成本的射頻和模擬/混合信號解決方案：推動無線收發器集成電路和毫米波應用中采用CMOS技術（高介電介質和應變工程）可能需要保持器件失配和1/f噪聲在可接受范圍的技術。其他挑戰還有整合更便宜且高密度集成的無源組件，集成有效硅和片外無源網絡工藝的MEMS，基于低成本非硅（氮化鎵）器件的開發。

隨著芯片復雜性和操作頻率的增加而電源電壓的降低，芯片上數字和模擬區域的信號隔離變得越來越重要。降噪可能需要更多創新，例如通過技術設計，解決每厘米千歐姆級別的高電阻率基底的電源供應和連接地線問題。

許多材料導向和結構的變化，例如數字路線圖中多柵和絕緣體硅薄膜（silicon on insulator, SOI）衰減，或者轉而改變射頻和模擬器件的行為。在優化射頻、高頻和AMS性能，以及供應電壓的穩步下降等方面存在著復雜的權衡，為集成電路設計帶來巨大的挑戰。

（4）32,22納米半間距及更低：光刻正變得非常昂貴和最具挑戰性的技術。對22納米半間距光刻而言，采用間隔件光刻或多個模式的193納米浸入式光刻機，將被應用于克服單一模式的限制，但具有非常大的掩模誤差增強因子（mask error enhancement factor, MEEF）、晶片線邊緣粗糙度（line edge roughness, LER）、設計規則限制和更高的成本。波長為13.5納米深紫外光刻（Extreme-UV lithography, EUVL）是行業官方推動摩爾定律的期望。深紫外光刻的挑戰是：缺乏高功率源、高速光刻膠、無缺陷而高平整度的掩模帶來的延時。進一步的挑戰包括提高深紫外系統的數值孔徑到超過0.35，以及提高增加成像系統反射鏡數量的可能性。

多電子束無掩模光刻技術（Multiple-e-beam maskless lithography）具備繞過掩模難題，去除設計規則的限制，并提供制造靈活性的潛力。在顯示高分辨率影像和CD控制方面已經取得了進展。制造工具的時機掌握、成本、瑕疵、準確套印、光刻膠是其他有待進一步發展的領域。

直接自組裝（Direct Self-Assembly,DSA）技術有新的進展，但瑕疵和定位精度亟待改善。其他挑戰包括：微影蝕刻法（lithography and etching）中發光電阻器（LER）的柵極長度CD控制和抑制，對新柵極材料、非平面晶體管結構、光刻膠的發光電阻器以及深紫外光刻的測量。

（5）引入新材料：由于低介電材料（包括多孔材料和空氣間隙）必須具有足夠的機械強度以經受切割、封裝和組裝，考慮到蝕刻和化學機械拋光（chemico-mechanical polishing, CMP）工藝，低介電材料的介電損害減少變得更加重要。金屬方面，超薄、共形低電阻率勢壘金屬需要與銅集成，以實現低電阻率和高可靠性。

（6）電源管理：大多數應用階段，電源管理是時下的首要問題。因為每一代晶體管數量會成倍增加，然而封裝芯片中，具有成本效益的散熱性能仍幾乎保持不變。為了維持系統活躍和降低漏電功耗，相應電路技術的實現將擴展到對系統設計的要求、計算機輔助設計工具（computer aided design, CAD）的改進、漏電功耗降低和新器件架構性能要求的層面。

2、短期挑戰（現在到2020年）：成本效益

（1）光刻：雖然波長為13.5納米的深紫外光刻是行業官方的目標，但是深紫外光刻必須達到很高的源功率才能在10納米及以上水平的技術中具有成本競爭力。如果多電子束無掩模光刻技術可以保持每通曝光、工藝成本和與基于掩模曝光工具相似的蹤跡，它可能是最經濟的選擇。工藝中引入更少的掩模數量后，193納米浸入式光刻機的數位儲存器架構（DSA）變得廣受歡迎。

（2）前端工藝：我們需要實現低寄生效應、繼續縮小柵極間距、下一代基板的面積調整（調整為450毫米晶片），并采用突破性技術以應對光刻的挑戰。

（3）工廠集成：面臨的挑戰主要包括：一是應對快速變化的、復雜的業務需求；二是管理工廠不斷增加的復雜性；三是邊際效益下降的同時實現經濟增長目標；四是滿足工廠和設備可靠性、功能、效率和成本的要求；五是跨邊界交叉利用工廠集成技術，如300毫米和450毫米搭配，以實現規模經濟；六是解決遷移到450毫米晶圓上的獨特挑戰。

（4）滿足市場不斷變化的成本要求：組裝和包裝的挑戰包括三維集成芯片堆疊（測試：存取、成本和已知良好芯片，三維封裝和包裝，測試訪問單個晶圓或芯片）。

（5）環境、安全、健康：環境安全和健康領域面臨的挑戰是：化學品和原材料的管理與效率；工藝和設備管理；設施技術要求；產品管理；報廢產品的再利用/再回收/再生產。

（6）測量：工廠級別和公司層面的測量集成：測量方面應慎重選擇，抽樣必須經過統計優化，以滿足基于擁有者成本的工藝控制（cost of ownership, CoO）。

3、長期挑戰（2021到2028年）：性能提升

（1）非典型互補金屬氧化物半導體通道材料的實現：為高度微縮的金屬氧化物半導體場效應晶體管（MOSFETs）提供足夠的驅動電流，具備增強熱速度和在源端注入的準彈道操作似乎是必要的。因此，高速傳輸通道材料，如III-V族化合物或硅基質上的鍺元素窄通道，甚至半導體納米線、碳納米管、石墨烯或其它材料都將有待開發。非典型互補金屬氧化物半導體（CMOS）器件需要物理上或功能上地集成在一個CMOS平臺上。這種集成要求外來半導體在硅基底上外延生長，這富有挑戰性。理想的材料或器件性能必須在通過高溫和腐蝕性化學加工后仍能維持。在技術開發的早期，可靠性問題就應被確立并解決。

（2）識別、選擇和新存儲結構的實現：線材致密、快速和低工作電壓的非易失性存儲器（NVM）將變得非常理想，最終密度的提升可能需要三維體系結構，如在可接受的生產率和性能條件下，對單片集成電路進行垂直堆疊單元排列。對動態隨機儲存器（DRAM）的微縮難度預計將增大，尤其是要求縮減電介質等效氧化物厚度（equivalent oxide thickness, EOT）和實現非常低的漏損電流和能耗。所有的非易失性存儲器（NVM）現存形式面臨基于材料特性的限制，成功與否將取決于能否尋找和開發替代材料或者開發替代的新技術。

（3）正在從典型規格通過非常規方法向等效微縮和功能多樣性轉變：線材邊緣粗糙度，槽深和剖面，通過時側壁粗糙度，蝕刻偏差，清洗引起的變薄，化學機械拋光（CMP）作用，多孔低電介質與側壁孔洞的交叉，勢壘粗糙度，銅表面粗糙度都會對銅線中電子散射產生不利影響，導致電阻率增加。結合新材料的多層堆疊，特征尺寸減小和模式相關工藝，替代存儲器件的使用，光學和射頻互連，仍將迎來挑戰。蝕刻、清洗、裝填高縱橫比的結構，尤其是低介電金屬雙鑲嵌結構和納米級尺寸的動態隨機存取存儲器方面也將存在巨大的挑戰。

用來制造新結構的材料和工藝融合形成了集成的復雜性，堆疊層數的提高加劇了形變場效應，新穎或有效器件可以被重組到互連線路中。三維芯片堆疊，以提供更好的功能多樣性繞過傳統的互連構架的缺陷。符合成本目標的、工程可制造的解決方案是一個關鍵的挑戰。

（4）深紫外光刻技術：由于深紫外光刻（EUVL）仍然是22納米和16納米半間距的最佳方案，將其擴展到更高的分辨率將成為一個重要的長期挑戰。就當前所知，電流波長為大于等于0.5的數值孔徑（NA）設計，將需要一個八鏡面無遮攔或六鏡面中心遮攔的設計。

八鏡面設計將會有更多的反射損失，因為增加的鏡面需要更高能的電源以達到同等晶圓的通量。在六鏡面設計中鏡面夾角較小，因而需要一個更小的字段尺寸和可能更長的軌道長度。數值孔徑的增加,將對兩種設計帶來焦點深度的巨大挑戰。此外，為了克服掩模上的陰影和其他三維效應，吸收體材料、吸收體厚度以及多層堆疊必須進行優化。

另一種解決途徑是將深紫外光刻的波長降低到6納米的水平。在短期內，這種途徑將從能源可用性到掩模的基礎結構和光刻膠性能方面繼承深紫外光刻當前所有的挑戰。多模式的深紫外光刻也將是一種選擇，這將帶來更大的工藝難度和擁有者的使用成本。

4、長期挑戰（2021到2028年）：成本效益

符合靈活性、可擴展性和具有成本效益尖端工廠的擴展性要求。為了保持生產盈利，需要具備在多變的市場需求下，在可控范圍內投入生產的能力和利用諸如制造外包的任務共享機會的能力。提高客戶對高質量產品（包括制造外包）的質量認知仍是一個挑戰。

可擴展性是指滿足大型300毫米工廠需求[40K-50K WSPM]的同時保證建筑、產品、配套器件、生產信息和控制系統在技術代際間重復利用。成本控制和任務共享方案在產業基礎設施建設的行業標準化活動中被高度期待，如數據標準化和可視化方法。