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一種衡量半導體工藝進步的更好方法

2022/12/7 13:37:03

科技領域最著名的定律之一是摩爾定律（Moore's Law）,它描述并預測了晶體管的縮小，這由一組大約兩年一次的稱為技術節點的時間點來表示。就像一些基于物理學的末日時鐘一樣，幾十年來，隨著工程師們設法定期將同一塊硅片上可以容納的晶體管數量增加一倍，節點數量不斷下降。

當Gordon Moore第一次以他的名字命名這種趨勢時，還沒有節點（node）這種東西，只有大約50個晶體管可以經濟地集成在一個IC上。但是，經過幾十年的努力和數千億美元的投資，看看我們已經走了多遠！如果你有幸在一部高端智能手機上閱讀這篇文章，它里面的處理器使用所謂的7納米節點技術制造的，這意味著在一平方毫米的硅中有大約1億個晶體管，行業領導者正在致力于所謂的1納米節點。

然后呢？

畢竟，1納米幾乎不是五個硅原子的寬度。因此，你有理由認為，摩爾定律很快將不復存在，半導體制造技術的進步不會帶來處理能力的進一步躍升，固態器件工程是一條沒有出路的職業道路。

不過，你錯了。半導體技術節點系統描繪的畫面是錯誤的。7納米晶體管的大多數關鍵特性實際上比7納米大得多，術語和物理現實之間的脫節已經持續了大約20年。當然，這不是什么秘密，但它確實帶來了一些非常不幸的后果。

一個是對“節點”的持續關注掩蓋了一個事實，即即使在CMOS晶體管幾何結構不再有擠壓的情況下，半導體技術仍將繼續推動計算向前發展。另一個原因是，持續的以節點為中心的半導體發展觀點未能像過去那樣為行業指明前進的方向。最后，令人憤怒的是，如此多的股票被投入到一個根本毫無意義的數字中。

尋找更好的方法來標記行業的里程碑，這種努力將產生明顯更好的替代方案。但是，在一個競爭激烈的行業里，專家們會團結在一個人的背后嗎？但愿如此，這樣我們就能再次擁有一種有效的方法來衡量這個世界上最大、最重要、最具活力的行業之一的進步。

自1971年英特爾4004微處理器發布以來，MOS晶體管的線性尺寸縮小了約1000倍，單個芯片上的晶體管數量增加了約1500萬倍。用于衡量集成密度顯著進步的指標主要是稱為金屬半節距（metal half-pitch）和柵極長度（gate length）的尺寸。方便的是，在很長一段時間里，它們的數量差不多。

金屬半間距是芯片上從一個金屬互連開始到下一個金屬互連開始的距離的一半。在這十年之前占主導地位的二維或“平面”晶體管設計中，柵極長度測量晶體管源極和漏極之間的空間。在那個空間里是器件的柵極疊層，它控制著源極和漏極之間的電子流。歷史上，它是決定晶體管性能的最重要的尺寸，因為較短的柵極長度意味著更快的開關器件。

在柵極長度和金屬半間距大致相當的時代，它們開始代表芯片制造技術的定義特征，成為節點數。芯片上的這些功能通常每一代都會縮小30%。這樣的減少使得晶體管密度加倍，因為將矩形的x和y尺寸減少30%意味著面積減半。

在整個20世紀70年代和80年代，使用柵極長度和半節距作為節點數達到了目的，但在20世紀90年代中期，這兩個特征開始分離。為了繼續在速度和器件效率方面取得歷史性的進步，芯片制造商比更積極地縮短柵極長度。例如，使用所謂的130納米節點制造的晶體管實際上有70納米的柵極。結果是，摩爾定律密度倍增路徑得到了延續，但閘極長度卻不成比例地縮小了。然而很大程度上，工業界仍然堅持舊的節點命名慣例。

無意義的技術節點

在20世紀90年代中期之前，邏輯技術節點與它們生產的CMOS晶體管的柵極長度同義。實際的門長度在一段時間內收縮得更快，然后停止收縮。

資料來源：斯坦福納米電子實驗室，維基百科，IEEE 2020年設備和系統國際路線圖

GMT方法

光刻技術的局限性：最先進的光刻技術——極紫外光刻，依賴于波長為13.5納米的光。這意味著芯片功能將很快停止萎縮。芯片制造商將不得不轉向單片3D集成，增加器件層，以保持硅CMOS的密度增加。GMT方法通過說明兩個最關鍵特征的尺寸、接觸柵極間距和金屬間距以及層數來跟蹤這一點。

光刻技術的局限性：最先進的光刻技術——極紫外光刻，依賴于波長為13.5納米的光。這意味著芯片功能將很快停止萎縮。芯片制造商將不得不轉向單片3D集成，增加器件層，以保持硅CMOS的密度增加。GMT方法通過說明兩個最關鍵特征的尺寸、接觸柵極間距和金屬間距以及層數來跟蹤這一點。

來源：斯坦福納米電子實驗室，IEEE 2020年器件和系統國際路線圖

21世紀初的發展使事情進一步分開，因為處理器遇到了功耗的限制。工程師們找到了不斷改進器件的方法。例如，將晶體管的部分硅置于應變下，可以使電荷載流子在較低電壓下更快地通過，從而提高CMOS器件的速度和功效，而不會使柵極長度變得更小。

事情變得更加奇怪，因為電流泄漏問題需要對CMOS晶體管進行結構上的改變。2011年，當英特爾轉向22納米節點的FinFETs時，這些器件的柵極長度為26納米，半節距為40納米，鰭寬為8納米。

IEEE Life Fellow和英特爾資深人士Paolo Gargini表示，該行業的節點編號“當時完全沒有意義，因為它與你在芯片上找到的任何與你真正從事的相關尺寸都沒有關系，”他正在領導一項新的度量工作。

半導體行業需要更好的東西，這是一個廣泛的共識，盡管不是普遍的共識。一種解決方法是簡單地將命名法與對晶體管重要的實際特征的尺寸重新對齊。這并不意味著回到柵極長度，這不再是最重要的特征。取而代之的是，建議使用兩種方法來衡量制造邏輯晶體管所需面積的實際限制。一種稱為接觸柵極間距，這個短語指的是從一個晶體管的柵極到另一個晶體管的柵極的最小距離。另一個重要指標是金屬間距，它衡量兩個水平互連之間的最小距離。(不再有任何理由將金屬間距一分為二，因為柵極長度現在不太相關。)

Arm首席研究工程師Brian Cline解釋說，這兩個值是在新流程節點中創建邏輯的“最小公分母”。這兩個值的乘積是晶體管最小可能面積的一個很好的估計。每一個其他的設計步驟——形成邏輯或SRAM單元、電路塊——都會增加這個最小值。“一個具有優良物理設計參數的邏輯工藝將使這個值的退化最小化”。

Gargini是IEEE國際設備和系統路線圖(IRDS)的主席提出，該行業通過采用三個數字的度量標準來“回歸現實”，這三個數字結合了接觸柵極間距(G)、金屬間距(M)以及對未來芯片至關重要的片上器件的層數(T)。

“你只需要知道這三個參數就可以評估晶體管密度，”ITRS的負責人Gargini說。

IRDS的路線圖顯示，5納米芯片具有48納米的接觸柵極間距，36納米的金屬間距，以及單層——制造公制G48M36T1。它并不完全是脫口而出，但它傳達了比“5納米節點”更多的有用信息。

與節點命名法一樣，這種GMT度量的柵極間距和金屬間距值將在十年內不斷減小。然而，按照目前的進展速度，它們將越來越慢，大約10年后達到終點。到那時，金屬間距將接近極紫外光刻所能解決的極限。雖然上一代光刻機成功地以低成本高效率突破了193納米波長的感知極限，但沒人認為同樣的事情會發生在極紫外光上。

“大約在2029年，我們將達到光刻技術的極限，”Gargini說。之后，前進的方向是堆疊....這是我們增加密度的唯一方法。

這時，層數(T)項將開始變得重要。今天先進的硅CMOS是單層晶體管，通過十幾層金屬互連連接成電路。但是如果你能制造兩層晶體管，你可能一下子就能讓器件的密度翻倍。

對于硅CMOS來說，目前還在實驗室中，但應該不會太久。十多年來，工業研究人員一直在探索生產“單片3D集成電路”的方法，這種芯片上的晶體管層層疊加。這并不容易，因為硅加工溫度通常很高，以至于建造一層會損壞另一層。盡管如此，一些工業研究機構(特別是比利時納米技術研究公司Imec、法國CEA-Leti和英特爾)正在開發技術，在CMOS邏輯中構建兩種類型的晶體管——NMOS和PMOS——一種在另一種之上。

即將到來的非硅技術可能會更快實現3D。例如，麻省理工學院教授Max Shulaker和他的同事已經參與了依賴多層碳納米管晶體管的3D芯片的開發。因為你可以在相對較低的溫度下加工這些器件，所以你可以比硅器件更容易地將它們組裝成多層。

其他人則在研究邏輯或記憶器件，這些器件可以內置在矽上方的金屬互連層中。這些包括微機械繼電器和由原子薄半導體如二硫化鎢制成的晶體管。

大約一年前，一群杰出的學者聚集在加州大學伯克利分校，提出了他們自己的衡量標準。

這個非正式小組包括了半導體研究領域的一些知名人士。出席2019年6月會議的是所有三名獲得FinFET榮譽的伯克利工程師:胡正明、蘇宰·劉金標和杰弗里·博科。Bokor是該大學電氣工程的主席。胡是世界上最大的半導體代工廠臺積電的前首席技術官，他今年獲得了IEEE榮譽勛章。劉是工程學院的院長，也是英特爾公司的董事會成員。來自伯克利的還有Sayeef Salahuddin，鐵電設備開發的先驅。

在斯坦福大學，有TSMC大學教授兼企業研究副總裁H.-S. Philip Wong，發明了關鍵的自測技術并與Wong共同開發了第一臺基于碳納米管的計算機的Subhasish Mitra，以及英特爾前董事會成員、斯坦福大學任職時間最長的工程學院院長James D. Plummer。TSMC研究人員Kerem Akarvardar和麻省理工學院的Dimitri Antonidis隨后加入。

他們都覺得自己的專業對頂尖學生越來越沒有吸引力，尤其是美國學生，劉說。這種信念背后的邏輯似乎很簡單：如果你看到一個領域在10年后不太可能取得進步，你為什么要花4到6年的時間來訓練它呢？她說，當“我們實際上需要越來越多的創新解決方案來繼續推進計算技術”時，這種對優等生缺乏吸引力的感覺就來了。

這個專家組合尋找一個度量標準，將消除盛傳的節點末日時鐘。至關重要的是，他們決定，這個指標不應該有自然的終點。換句話說，數字應該隨著進步而上升，而不是下降。它還必須簡單、準確，并且與改進半導體技術的主要目的——更強大的計算系統——相關。

為此，他們想要的不僅僅是描述制造處理器的技術，就像IRDS的GMT標準那樣。他們想要一個不僅考慮處理器，還考慮整個計算機系統的其他關鍵性能影響因素的指標。這可能看起來過于雄心勃勃，也許確實如此，但它符合計算開始走的方向。

打開英特爾Stratix 10現場可編程門陣列的包裝，您會發現它不僅僅是一個FPGA處理器。在封裝內部，處理器芯片被一系列“小芯片”包圍，其中包括兩個高帶寬DRAM芯片。一小片蝕刻有密集互連陣列的硅將處理器與存儲器連接起來。

從最基本的角度來說，計算機就是這樣：邏輯、內存以及它們之間的連接。因此，為了提出新的度量標準，Wong和他的同事們選擇了這些成分的密度作為參數，稱它們為DL、DM和DC。結合下標，他們稱他們的想法為LMC度量。

總的來說，DL、DM和DC方面的改進是對計算系統整體速度和能效的主要貢獻，尤其是在當今以數據為中心的計算時代，LMC指標的發起人如是說。他們繪制了歷史數據，顯示了邏輯、記憶和連接性增長之間的相關性，表明DL、DM和DC的平衡增長已經持續了幾十年。他們認為，這種平衡隱含在計算機體系結構中——而且，引人注目的是，它適用于各種復雜程度的計算系統，從移動和桌面處理器一直到世界上最快的超級計算機。Wong說，這種平衡的增長表明未來需要類似的改進。

LMC方法

節點指標的另一種替代方法稱為LMC，它通過陳述邏輯密度(DL)、主存密度(DM)和連接它們的互連密度(DC)來捕捉技術的價值。

來源:H.-S. Philip Wong等人，“半導體技術的密度度量”，IEEE會議錄，2020年4月

在LMC度量中，DL是邏輯晶體管的密度，單位為每平方毫米的器件數量。DM是每平方毫米內存單元中系統主內存的密度。DC是邏輯和主存儲器之間的連接，以每平方毫米的互連為單位。如果有多層設備或3D芯片堆疊，則平方毫米以上的整個體積都算在內。

DL可能是三者中歷史上最熟悉的，因為從第一個IC開始，人們就一直在計算一個芯片上的晶體管數量。雖然聽起來很簡單，但事實并非如此。處理器上不同類型的電路在密度上有所不同，這主要是因為連接這些設備的互連。邏輯芯片中最密集的部分通常是SRAM存儲器，它構成了處理器的高速緩存，數據存儲在其中，以便快速、重復地訪問。這些緩存是由六個晶體管單元組成的大型陣列，可以緊密地組裝在一起，部分原因是它們的規則性。以此衡量，迄今為止報道的DL最高值是使用TSMC 5納米工藝制造的135兆位SRAM陣列，相當于每平方毫米2.86億個晶體管。在提議的命名法中，應該寫成2.86億。

但是邏輯塊比嵌入其中的SRAM更復雜、更不一致、更不密集。因此，僅憑SRAM來評判一項技術可能并不公平。2017年，時任英特爾高級研究員馬克·波爾(Mark Bohr)倡導了一個使用一些常見邏輯單元加權密度的公式。該公式著眼于簡單且普遍存在的雙輸入、四晶體管與非門以及常見但更復雜的掃描觸發器電路的單位面積晶體管數。它根據典型設計中這種小柵極和大單元的比例來加權，以產生每平方毫米一個晶體管的結果。波爾當時說，SRAM的密度差異太大，應該單獨測量。

據AMD高級研究員Kevin Gillespie說，在內部，AMD使用了類似的東西。他說，如果一個指標沒有考慮設備的連接方式，它就不會準確。

另一種可能性，由幾位專家分別提出，是測量一些公認的大塊半導體知識產權的平均密度，如Arm廣泛提供的處理器設計之一。

事實上，根據Arm的Cline的說法，Arm放棄了在單一指標上的嘗試，而傾向于從完整的處理器設計中提取電路功能塊的密度。他表示：“我認為，不存在適用于所有硬件應用的通用邏輯密度標準”，因為不同類型的芯片和系統差異太大。他指出，不同類型的處理器——CPU、GPU、神經網絡處理器、數字信號處理器——具有不同的邏輯和SRAM比率。

最終，LMC的發起人選擇不指定一種特定的測量DL的方法，把它留給業界討論。

測量DM更簡單一點。目前，主存儲器通常指DRAM，因為它價格便宜，耐用性高，讀寫速度相對較快。

DRAM單元由單個晶體管組成，該晶體管控制對將位存儲為電荷的電容器的訪問。因為電荷會隨時間泄漏，所以單元必須定期刷新。如今，電容器建在硅上的互連層中，所以密度不僅受晶體管尺寸的影響，還受互連的幾何形狀的影響。LMC小組在出版文獻中能找到的最高DM值來自三星。2018年，該公司詳細介紹了每平方毫米(200m)2億個單元的DRAM技術。

DRAM可能不總是保持其作為主存儲器的地位。磁阻RAM、鐵電RAM、電阻式RAM和相變RAM等替代性存儲器技術目前已投入商業生產，有些是嵌入處理器本身的存儲器，有些是獨立的芯片。

在主存和邏輯之間提供足夠的連接已經是當今計算系統的一個主要瓶頸。DC測量的處理器和內存之間的互連，歷史上一直是由封裝級技術而不是芯片制造技術創造的。與邏輯密度和存儲器密度相比，DC在過去幾十年中的進步要慢得多。相反，隨著新包裝技術的引入和完善，出現了不連續的跳躍。過去十年特別多事，單芯片系統(SOC)已經開始讓位于在硅插入物上緊密結合在一起的小芯片集合(所謂的2.5-D系統)或以3D排列堆疊。使用TSMC集成芯片系統3D芯片堆疊技術的系統具有最高的公開DC，每平方毫米12，000個互連(12K)。

然而，DC不需要將邏輯連接到單獨的存儲器芯片。對于某些系統，主存儲器是完全嵌入式的。例如，Cerebras Systems的機器學習大芯片完全依賴于SRAM，該SRAM嵌入在一塊巨大的硅片上，與邏輯內核相鄰。

LMC的發起人建議將所有三個參數(DL、DM和DC)的最佳組合描述為[260M、200M、12K]。

英特爾首席技術官邁克爾·梅伯里認為，用一個數字來描述一個半導體節點有多先進的時代已經一去不復返了。然而，原則上，他確實喜歡擁有一個全面的系統級指標的想法。他說：“挑選一些達成一致的東西，即使不完美，也比當前的節點品牌更有用。”

他希望看到LMC擴展到一個額外的細節層次，以指定正在測量什么以及如何測量。例如，關于DM值，Mayberry說，它可能特別需要與所服務的處理器處于同一封裝內的存儲器相對應。他補充說，被歸類為“主內存”的內容可能也需要微調。將來，在處理器和數據存儲設備之間可能會有多層存儲器。例如，英特爾和Micron制造3D XPoint內存，這是一種介于DRAM和存儲之間的非易失性系統。

更進一步的批評是，像LMC這樣基于密度的指標和像GMT這樣基于光刻的指標都與代工廠和存儲芯片制造商的客戶想要的相差甚遠。AMD的Gillespie說：“有面積[密度]，但也有性能、功率和成本。每種芯片設計都圍繞這四個軸進行權衡，以至于“沒有一個單一的數字可以衡量一個節點有多好，”Mayberry補充道。

世界第三大DRAM制造商美光科技公司的高級研究員兼副總裁古爾特杰·辛格·桑德胡說：“內存和存儲最重要的指標仍然是每比特的成本。其他幾個因素，包括基于特定市場應用的各種性能指標，也受到密切關注�！�

還有一派人認為，在這一點上甚至不需要一個新的指標。GlobalFoundries負責工程和質量的高級副總裁格雷格·巴特利特(Gregg Bartlett)表示，這些措施“只有在以縮放為主導的應用中才真正有用”，global foundries在2018年結束了對7納米工藝的追求�！斑@一領域只有少數幾家制造公司，客戶和應用數量也有限，因此它與半導體行業的絕大多數業務不太相關。”只有英特爾、三星和TSMC在追求最后幾個CMOS邏輯節點，但它們幾乎不是小角色，創造了全球半導體制造收入的很大一部分。

巴特利特的公司不屬于這一群體，他認為CMOS邏輯與專門技術的集成，如嵌入式非易失性存儲器和毫米波無線電，對該行業的未來來說，比規模更重要。

但毫無疑問，持續擴大規模對許多半導體消費者來說非常重要。LMC指標和格林威治標準時間指標的發起人都感到了一種緊迫感，盡管出于不同的原因。對于Wong和LMC的支持者來說，在晶體管規模變得不那么重要的時代，該行業需要明確其長期未來，以便他們可以招募技術人才來實現這一未來。

對于Gargini和GMT的支持者來說，這是關于保持行業在正軌上。在他看來，如果沒有一個指標的同步，這個行業的效率就會降低。“這增加了失敗的可能性，”他說。在硅CMOS完全停止萎縮之前,“我們還有10年”�！斑@還不足以”產生必要的突破，讓計算機繼續運轉。

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